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本知识星球运营已有两年多，积累了大量的问答和资料（问答已经高达近17K）。为方便各位星友快速搜索相关资料和解决相关疑问，目前正在对知识星球上的问答和主题进行标签整理工作。各位星友可以按照以下指引，搜索对应标签进行精确搜索，搜索不区分大小写。
1.与流程相关的问题可以搜索#DC##DFT##Floorplan##Powerplan##placement##CTS##Route##DFM##PT##DRC##lvs##功耗分析##形式验证##hierarchyflow##后仿##PV#
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一个人能走的有多远，关键看他与谁同行。
好了，下面进入今天的主题分享。
21.CTS后需要分析setup和hold吗？CTS后如何分析时钟树是否合理？
一般情况CTS仅仅是buildclocktree，并不做timingoptimization。不论是S家还是C家都一样。S的post-ctstimingoptimization可以通过psynopt或clock_opt来实现。C的post-ctstimingoptimization可以通过optDesign-postCTS来实现。
ClockTree的合理性主要通过以下几点来衡量：
ClocktreelatencyClockskewclocktimingdrcclocktreeleakage数字后端设计实现之时钟树综合实践篇
想成为数字IC时钟树综合（clocktreesynthesis）专家，建议好好看看这个！
数字IC后端时钟树综合专题（OCC电路案例分享）
22.给定一个timingreport，要求判断这条path是setup还是hold的timingreport?要求判断当前的report是什么阶段的report?分析该条path是否有异常（比如某个delay值比较大等等）？
下图为一个setup的report，而且是长好tree的report。
下面这条path为小编知识星球上一个星友提问的问题。请问这条path的timingreport正常吗？如果有问题，大家猜猜是什么问题？
23.阐述下clockinter-balance是干什么用的？分析其存在的合理性。
如果时钟是同源的，那么工具默认会做同步。但是有些时钟不是同源的，ctsconstraint中是通过create_clock来定义的两个时钟A和B。这两个clockdomain又需要交互，那么这时候就可以通过做clock的inter-balance来实现设计需求。
24.阐述下logicexclusive和physicalexclusive的区别。
简单总结：logicexclusive是逻辑上互斥，physicalexclusive是物理位置互斥。比如之前分享的这个案例，clk1和clk2设置clockgroup时就应该设置logicexclusive。
25.如何实现某几路datapath上的delay值接近？
可以把data当做clocktree来做，然后通过clock的inter-balance来实现。
26.阐述Create_clock和create_generated_clock的区别和联系？在cts阶段，这两种constraint下，工具的行为有何不同？
一句话概括。Create_clock出来的时钟是独立的，是自己长自己的tree，而create_generated_clock定义的时钟是需要同masterclock做同步的。
27.如何计算电路最高工作频率（需要特别注意时钟占空比不是1:1的情况）？
原来电路最高工作频率是这么算出来的（STA基础篇）
年数字IC后端校招笔试题目（附数字后端培训视频教程）
28.如果从下面的两个芯片中选一个给你做数字后端设计实现，你要选哪个？请说明理由？
（1）宽=3倍的长（2）长=3倍的宽
根据设计所采用的metalstack以及powerplan设计（哪些层是用来专门画power的），估算出H和V的routingresource，如果H的多，就选宽的，反之，就选高的。
当然实际项目中受芯片尺寸等因素影响，很多时候block的形状并不能完全按照这个标准来做。但是大部分模块的绕线并不都是都比较难绕线，而且也不会真正做到绕线的极限。所以实际项目中往往仅仅是高频模块，绕线困难的模块才要尽量遵守这样的规则。
29.阐述何为Corelimitted，何为IOLimitted?针对Corelimitted的design，应该从哪些方面着手减少芯片面积？针对IOLimitted的design，应该如何减少面积？
对于一个IO/PADLimitted的芯片，它的面积受限于IO/PAD的数量。因为芯片中IO的数量太多，导致芯片的长宽拉的比较大。对于这种情况，可以考虑对IO进行精简，比如去掉一些不太重要的IO或对IO进行复用等。
对于一个CORELimitted的芯片，它的面积受限于芯片中各个子模块的面积大小。对于这种情况，各个子模块的数字后端实现就必须加大火力进行抠面积，将利用率最到最高，从而将芯片做小。
30.如果一颗芯片中有很多的IODomain，需要注意哪些问题？阐述下每个IODomain中应该包括哪些cell?
各个IODomain内的IO顺序各IODomain的SSO计算各个IODomain之间的cutcell整芯片的IOBus检查
各个IODomain主要包括给core供电的vdd/vss，给IO供电的VDD/VSS以及一些physicalcell。更多详细信息可以查阅之前分享的这篇文章。
数字IC后端实现TOPFloorplan专家秘籍
IORing的设计等详细教程可以移步小编知识星球，有一份非常详细的技术文档。
好了，今天的内容分享就到这里。如果小编的分享对你有所帮助，帮忙点击“在看”并转发给你的朋友，算是对小编的一点帮助。
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在这里，目前已经规划并正着手做的事情：
ICC/ICC2lab的编写基于ARMCPU的后端实现流程利用ICC中CCD（ConcurrentClockData）实现高性能模块的设计实现基于ARM四核CPU数字后端HierarchicalFlow实现教程时钟树结构分析低功耗设计实现定期将项目中碰到的问题以案例的形式做技术分享
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